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マスター・コンフィグレーション・レジスタ1(0x0000)

この16BitレジスタのすべてのBitは、リード/ライト可能で、ホストによって完全に維持されます。MRマスター・リセット後にクリアされ、 RTRESET Bitによるリセットの影響を受けません。

マスター・コンフィグレーション・レジスタ1


ビット 名称 R/W 初期値 説明
15 TXINHA R/W 0 バスA送信禁止
このビットは、「TXINHA」入力ピンと論理和を取ります。このレジスタ・ビットと対応するTXINHAピンはRTに全体的に影響します。 この禁止は、バスAのすべての送信を無効にします。
14 TXINHB R/W 0 バスB送信禁止
このビットは、「TXINHB」入力ピンと論理和を取ります。このレジスタ・ビットと対応するTXINHBピンはRTに全体的に影響します。 この禁止は、バスBのすべての送信を無効にします。
13 BCSTRT R/W 0 BC開始
BCENAレジスタ・ビットが1のとき、このビットを1にセットするホスト書き込みはBCの動作を開始します。 1を書き込むと、このビットは0に自己リセットされます。このビットは常時0を読み戻します。
12 BCENA BC有効
このビットが0の場合、BC動作は無効です。
BCENAビットが1のとき、BCは有効ですが、BCSTRT Bit13がセットされるまでBC動作は開始されません。 BC動作中にこのビットが0になると、メッセージの完了をまたずに直ちにBC動作が終了します。
11-10 MAPSEL1:0 R/W 0 マップ・アドレス・ポインタ(MAP)の選択
ホストSPIは、多くのSPIレジスタまたはRAMアクセスのハードウェアメモリアドレスポインタに依存しています。 この2ビットのフィールドは、SPIトランザクションに対してどのMAPがアクティブであるかを示します。
Bit
11-10
アクティブ
マップ
MAPレジスタ
アドレス
有効SPI
opコード
0-0 MAP1 0x000B 0xD8
0-1 MAP2 0x000C 0xD9
1-0 MAP3 0x000D 0xDA
1-1 MAP4 0x000E 0xDB
9 Reserved 未使用、読み出し時常時 0
8 MTENA MT有効
このビットが0の場合、MT動作は無効です。MTENAビットが1のとき、MTは有効になります。 受信機が、MTコンフィグレーション・レジスタのBit6:5によって選択された「開始レコード」基準を満たすMIL-STD-1553活動を最初にデコードするときに動作が開始されます。 MTENAビットが0になった時にMT動作中であれば、既に実行中のメッセージの完了後にMT動作が停止します。MTENAビットが1のときにMTが再開します。
7 Reserved 未使用、読み出し時常時 0
6 RTENA R/W 0 RT有効
このビットが0のとき、RT動作は無効になります。 このビットが1のとき、RTは有効ですが、動作はRTSTEXレジスタ・ビットの状態によって制御されます。
5 Reserved 未使用、読み出し時常時 0
4 RTSTEX R/W 0 RT実行開始
レジスタBit6が1のとき、このビットをセットするとRTの動作が開始されます。 一旦実行後は、このビットをリセット(またはRTENAレジスタビット)すると、すぐにRT動作が停止します。
3 BSDTXO R/W 0 バス・シャットダウン送信のみ
このビットは、RTが有効な場合にのみ適用されます。
(a) RTINHAビットまたはRTINHBビットが「Remote Terminal Configuration Register (0x0017)」に設定されている。または
(b) RTが、MC4またはMC21の有効な「バス・シャットダウン」モード・コード・コマンドを受信したときに、1553バス禁止の動作を決定します
2 INTSEL R/W 0 IRQ出力タイプの選択
このビットが0のとき、有効にされた割り込みイベントが発生すると、IRQ(割り込み要求)出力は1μsの負パルスを生成します。 このビットが1のとき、IRQ出力はIRQをHigh状態にするためのホスト動作を必要とする連続的なLowレベル出力で構成されます。 レベル割り込みが有効にされると、ホストはACKIRQ入力ピンを少なくとも250nsアサートしてIRQをネゲートします。
1 IMTA R/W 0 MT活動表示
このビットが0の場合、ACTIVEステータス出力はMT動作にアサートされません(監視されたメッセージに別の内臓ターミナルが含まれている場合は除く)
0 Reserved 未使用、読み出し時常時 0

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